面积优化的RS(255,239)高速译码器的设计与实现

龚政辉; 文磊; 雷菁

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面积优化的RS(255,239)高速译码器的设计与实现

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针对基于改进型欧几里德(Modified Euclidean,ME)算法的RS码译码器所存在的不足,提出一种面积优化的欧几里德算法的FPGA实现方案.该方案充分利用改进型欧几里德模块的空闲资源,采用复用的方法将原先的2t个PE模块减少为t个.文章将该面积优化的欧几里德模块应用到RS(255,239)译码器的设计和实现中,以达到减少芯片面积,降低成本的目的.经过仿真和测试,基于此设计的高速并行RS译码器在正确实现译码功能的同时,可以大幅减少硬件资源的占用率,且其吞吐量达到6.4Gbps.

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来源
《微电子学与计算机》 |2013年第2期|21-24|共4页
作者
龚政辉; 文磊; 雷菁;
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作者单位

国防科学技术大学电子科学与工程学院;

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原文格式 PDF
正文语种 chi
中图分类通信理论;
关键词
RS码; 面积优化; 译码; FPGA; 改进型欧几里德算法;

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