2.56 GHz低抖动CMOS集成锁相环的设计

徐安洋; 郭迪; 孙向明

首页> 中文期刊> 《电子设计工程》 >2.56 GHz低抖动CMOS集成锁相环的设计

2.56 GHz低抖动CMOS集成锁相环的设计

开具论文收录证明 >>

期刊封面封底目录下载 >>

文献代查 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片.分别从鉴频鉴相器(PFD)、电荷泵(CP)、压控振荡器(VCO)、环路滤波器(LPF)等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现.采用Cadence仿真软件对整个电路进行仿真,后仿真结果表明该锁相环芯片性能指标良好:工作电压1.8 V,调频范围为1.24～2.95 GHz,输出时钟中心频率为2.56 GHz,锁定时间小于2μs,相位抖动约为1.7 ps.

著录项

来源
《电子设计工程》 |2020年第16期|188-193|共6页
作者
徐安洋; 郭迪; 孙向明;
展开▼
作者单位

华中师范大学物理科学与技术学院硅像素实验室湖北武汉430079;

华中师范大学物理科学与技术学院硅像素实验室湖北武汉430079;

华中师范大学物理科学与技术学院硅像素实验室湖北武汉430079;

展开▼
原文格式 PDF
正文语种 chi
中图分类半导体激光器件;
关键词
集成电路; 压控振荡器; 锁相环; 相位抖动;

相似文献

中文文献
外文文献
专利

1. 1.2 GHz CMOS全集成锁相环的设计 [J] . 赵坤 ,满家汉 ,叶青 . 电子器件 . 2006,第002期
2. 用90nm CMOS数字工艺实现的低抖动时钟锁相环设计(英文) [J] . 尹海丰 ,王峰 ,刘军 . 半导体学报：英文版 . 2008,第8期
3. 1.5 GHz Serdes低抖动锁相环的设计 [J] . 刘姗姗 ,万培元 ,李建军 . 中国科技论文 . 2015,第002期
4. 1.5GHzSerdes低抖动锁相环的设计 [J] . 刘姗姗 ,万培元 ,李建军 . 中国科技论文 . 2015,第002期
5. 基于90nm CMOS工艺2.8GHz电荷泵锁相环的设计 [J] . 周郭飞 ,杨宏 . 微电子学与计算机 . 2020,第3期
6. 2.4GHz0.25μmCMOS集成低噪声放大器的设计 [C] . 詹福春 ,王文骐 ,李长生 . 2003全国微波毫米波会议 . 2003
7. 1.25-GHz CMOS集成低抖动电荷泵锁相环的设计与实现 [A] . 吴亮 . 2007

2.56 GHz低抖动CMOS集成锁相环的设计

摘要

著录项

相似文献

相关主题

期刊订阅