一种低硬件复杂度极化码译码器的FPGA实现

丁响

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本文针对某低功耗产品极化码的应用需求,设计了一种低硬件资源消耗的极化码译码方法。首先,选取译码复杂度最低、资源消耗最小的连续删除算法(Successive Cancellation,简称SC)为基础译码方法。在SC算法基础上,设计了半平行的极化码译码器结构,提出了一种新的部分和更新方法以及存储方案,提高了计算单元的利用率。仿真结果表明,在时钟频率为100MHz时,规格为1024码长、1/2码率的极化码,译码器的吞吐率可达到49.2Mbps,硬件资源消耗降低了约67%,满足工程使用要求。

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来源
《电子技术与软件工程》 |2021年第12期|P.89-92|共4页
作者
丁响;
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作者单位

西南电子技术研究所四川省成都市610036;

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原文格式 PDF
正文语种 chi
中图分类 TN9;
关键词
极化码; SC译码; 低硬件复杂度; FPGA实现;

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