DDR3 PHY的DFT集成设计和验证

袁秋香; 方粮

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目前,为了加快芯片的上市周期,SoC(System on Chip)更趋向于使用可复用的IP(Intellectual Property)核.由于高速内存接口DDR3采用了8次预取技术,其主流速度可以达到800Mbps,因而也备受青睐.当DDR3 PHY作为一个高速IP核时,其DFT(Design For Testability)集成设计和验证难度加大.本文采用了从JTAG(Joint Test Action Group)接口中加载测试码,进而启动内部的BIST(Built-In Self Test)逻辑来控制内外部loopback路径的方法来验证DDR3 PHY的数据传输功能.这为验证高速接口IP核的模拟和数字路径的高传输速率提供了有效的方法,还能有效地降低测试成本.此外,对DDR3 PHY进行综合后的物理设计时,由于布局布线难度较大,使得DDR3 PHY的工作频率会降低.针对这种情况,在验证时采用降低JTAG的测试时钟频率的方法,再去采样DDR3 PHY的数据,得到的测试码仍能使其在测试时正常工作.

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来源
《高性能计算技术》 |2012年第5期|30-35|共6页
作者
袁秋香; 方粮;
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作者单位

中国人民解放军国防科技大学;

中国人民解放军国防科技大学;

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原文格式 PDF
正文语种 chi
中图分类调整、测试;
关键词
DDR3 PHY; DFT集成设计和验证; loopback; JTAG降频采样;

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