基于FPGA的DDR控制器设计

王维平; 张正炳; 贺东芹

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基于FPGA的DDR控制器设计

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在分析DDR SDRAM基本操作特性的基础上,根据DDR的时序要求,提出了一种基于Verilog HDL语言的控制器实现方案,并且根据具体的应用环境给出了不同的读写方案,以提高时钟效率。控制器逻辑的RTL在FPGA板卡上实现,仿真在Modelsim中进行,硬件的验证利用QuartusⅡ的逻辑分析仪(SignaltapⅡ)完成,以保证存储器的读写高效性与可靠性。

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来源
《长江大学学报：自然科学版》 |2011年第2期|90-93|共4页
作者
王维平; 张正炳; 贺东芹;
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作者单位

长江大学电子信息学院;

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原文格式 PDF
正文语种 chi
中图分类半导体集成电路（固体电路）;
关键词
DDR; SDRAM; Verilog; HDL; FPGA;

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