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一种基于Logisim的LRU高速缓存仿真系统设计与实现

         

摘要

针对高速缓冲存储器工作性能测试中成本高、测试数据难以采集、调试困难的问题,提出一种基于Logisim的Cache系统仿真模型。以Logisim基本元件为主体构造Cache的行存储体、相联存储图表和有效性标记,建立了多路并行比较电路、空行占用优先级电路和最大计数行的二分查找电路,完成近期最少使用算法(Least Recently Used,LRU)的替换操作控制模块设计,最终搭建出一套完整的全相联和多路组相联系统仿真模型。实验表明,不同参数条件下仿真模型运行稳定,全相联、2路组相联和4路组相联模型的命中率分别达到96.88%、94.01%和92.84%。

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