基于FPGA动态重构的卷积神经网络硬件架构设计

何凯旋; 袁勋; 陈松

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基于FPGA动态重构的卷积神经网络硬件架构设计

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为了解决卷积神经网络硬件实现阶段的资源限制问题,提出了基于FPGA动态重构的卷积神经网络加速器设计。首先,设计了卷积神经网络加速器的整体并行策略和VLSI架构,并针对卷积神经网络的功能模块进行了流水线设计。其次,对卷积神经网络加速器进行动态重构设计,建立动态重构区域及其模块功能划分;并选用BPI Flash存储配置文件,通过内部配置端口读取配置文件对动态重构区域进行动态配置。实验结果表明,针对Lenet-5手写体识别网络,基于动态重构设计的加速器与相应的静态设计相比,使用的Slice LUTs、Slice Registers与DSP资源分别减少44%、27. 8%与71%。与基于软件平台实现作对比,系统执行时间大幅度降低。但是由于内部配置端口的带宽限制,重构配置时间延长了整个卷积网络的执行时间。

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来源
《网络安全与数据治理》 |2019年第3期|77-81|共5页
作者
何凯旋; 袁勋; 陈松;
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作者单位

中国科学技术大学微电子学院;

中国科学技术大学微纳电子系统集成研究中心;

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原文格式 PDF
正文语种 chi
中图分类人工神经网络与计算;
关键词
动态重构; 卷积神经网络; 硬件资源; 配置时间;

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