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Verilog—HDL在数字ASIC设计上的应用

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摘要

本文探索了在CADENCE环境下采用Verilog-HDL工具从顶到下设计ASIC的一般方法。工作着重在单元库的建立和RTL级的逻辑综合与优化技术。从系统功能出发，进行多层设计，Verilog-HDL设计工具可以提供强有力支持。本文通过一个设计实例介绍了Verilog-HDL设计工具的应用。

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来源
《微处理机》 |1996年第1期|27-30|共4页
作者
须国宗; 梁洪昌; 等;
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作者单位

中国科学院上海冶金所微电子学分部CAD室;

上海200233;

中国科学院上海冶金所微电子学分;

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正文语种 CHI
中图分类设计;
关键词
专用集成电路; 硬件描述语言; 设计; 数字式;

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