SoC逻辑综合阶段的时序收敛方法

杨松芳; 杨兆青; 张勇

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在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积和负载等多方面的约束.针对当前SoC设计综合面对的挑战,结合实际项目中的经验,提出了一种有效的对序收敛方法.该方法通过合理利用锁存器的特点设置虚假时钟占空比以及硬化时钟管理模块等方法,能够有效地改善时序,得到了预期的综合结果；从而降低了后端设计难度,减少了整个后端流程的反复时间,加快了设计周期.

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来源
《无线电通信技术》 |2013年第4期|70-72|共3页
作者
杨松芳; 杨兆青; 张勇;
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作者单位

中国电子科技集团公司第五十四研究所,河北石家庄050081;

中国电子科技集团公司第五十四研究所,河北石家庄050081;

中国电子科技集团公司第五十四研究所,河北石家庄050081;

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原文格式 PDF
正文语种 chi
中图分类半导体集成电路（固体电路）;
关键词
SoC设计; 时序收敛; 时钟; 综合;

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