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全数字时钟锁相环的设计

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摘要

提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计.

著录项

来源
《无线电通信技术》 |2002年第4期|49-50|共2页
作者
潘申富; 王立功;
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作者单位

北京大学电子学系,北京,100084;

电子第54研究所,石家庄,050081;

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原文格式 PDF
正文语种 chi
中图分类通信;
关键词
数字时钟锁相环 DDS 环路滤波器;

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