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首页> 外文期刊>Chinese Journal of Electronics >On-Chip Generating FPGA Test Configuration Bitstreams to Reduce Manufacturing Test Time
【24h】

On-Chip Generating FPGA Test Configuration Bitstreams to Reduce Manufacturing Test Time

机译：片上生成FPGA测试配置位流，以减少制造测试时间

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Statistics shows that over 95% of FPGA manufacturing test time is spent on loading test configuration bitstreams. Reducing the test time that spent on loading test configuration bitstreams could significantly reduce FPGA test time. A new approach which can significantly reduce the FPGA test time is presented. Experimental results show that the proposed technique can at least reduce the configuration loading time by 96%, while getting 100% test coverage with less than 1.2% hardware overhead.
机译：统计数据显示，超过95％的FPGA制造测试时间用于加载测试配置位流。减少花费在加载测试配置比特流上的测试时间可以大大减少FPGA测试时间。提出了一种可以大大减少FPGA测试时间的新方法。实验结果表明，该技术至少可以减少96％的配置加载时间，同时获得100％的测试覆盖率且硬件开销不到1.2％。

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