• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>IEEE Transactions on Semiconductor Manufacturing >Defect reduction in Cu dual damascene process using short-loop test structures
【24h】

Defect reduction in Cu dual damascene process using short-loop test structures

机译：使用短环测试结构减少铜双大马士革工艺中的缺陷

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

This paper outlines the defect reduction measures performed during the development of a 130-nm Cu dual-damascene process. The test methodology, using short-loop test structures, included defect tracing, overlaying defect data and electrical measurement data, physical analyses based on these results, and analyses of defect size distribution. While the defect size distributions for large-scale integration processes are considered to depend on x-k, the distribution for the Cu dual-damascene process is found to be different and is instead characterized by a cumulative distribution described by the composition of several Lorentzian functions. Using these procedures, defect densities were successfully reduced by 50% in half the time taken previously and without the need for actual products.
机译：本文概述了在开发130 nm Cu双大马士革工艺过程中执行的减少缺陷的措施。测试方法使用短环测试结构，包括缺陷跟踪，重叠缺陷数据和电气测量数据，基于这些结果的物理分析以及缺陷尺寸分布分析。虽然大型集成工艺的缺陷尺寸分布被认为取决于x-k，但铜双大马士革工艺的分布却有所不同，而是以若干洛伦兹函数的组成所描述的累积分布为特征。使用这些程序，可以将缺陷密度成功地降低了50％，而以前的时间减少了一半，并且不需要实际产品。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号