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Optimal Loop Bandwidth Design for Low Noise PLL Applications

机译：低噪声PLL应用的最佳环路带宽设计

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This paper presents a salient method to find an optimal bandwidth for low noise phase-locked loop (PLL) applications by analyzing a discrete-time model of charge-pump PLLs based on ring oscillator VCOs. The analysis shows that the timing jitter of the PLL system depends on the jitter in the ring oscillator and an accumulation factor which is inversely proportional to the bandwidth of the PLL. Further analysis shows that the timing jitter of the PLL system, however, proportionally depends on the bandwidth of the PLL when an external jitter source is applied. The analysis of the PLL timing jitter of both cases gives the clue to the optimal bandwidth design for low noise PLL applications. Simulation results using a C-language PLL model are compared with the theoretical predictions and show good agreement.
机译：本文通过分析基于环形振荡器VCO的电荷泵PLL的离散时间模型，提出了一种显着的方法来为低噪声锁相环（PLL）应用找到最佳带宽。分析表明，PLL系统的定时抖动取决于环形振荡器的抖动和累加系数，累加系数与PLL的带宽成反比。进一步的分析表明，当应用外部抖动源时，PLL系统的时序抖动成比例地取决于PLL的带宽。两种情况下的PLL时序抖动分析都为低噪声PLL应用的最佳带宽设计提供了线索。使用C语言PLL模型的仿真结果与理论预测值进行了比较，并显示出良好的一致性。

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