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首页> 外文期刊>International Journal of Electrical Engineering Education >Using VHDL based modelling, synthesis, and simulation in an introductory computer architecture laboratory
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Using VHDL based modelling, synthesis, and simulation in an introductory computer architecture laboratory

机译：在计算机架构入门实验室中使用基于VHDL的建模，合成和仿真

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Dans de nombreux programmes d'enseignement on constate un manque notable d'usage des progrès issus de recherches récentes en outils de CAO et de prototypage rapide utilisant la synthèse logique. Cet article décrit un nouveau laboratoire d'introduction à l'architecture des ordinateurs qui utilise ces nouveaux développements. La synthèse logique basée sur VHDL et les simulations en fonction du temps sont utilisées pour concevoir un processeur RISC.%In many existing curricula, there is a notable lack of recent research advances in CAD tools and rapid prototyping using logic synthesis. This paper describes a novel introductory computer architecture laboratory that utilizes these new developments. VHDL based logic synthesis and timing simulations are used to design a RISC processor.
机译：在许多教学计划中，由于对CAD工具的最新研究以及使用逻辑综合的快速原型制作所导致的进步，显然没有得到充分利用。本文介绍了一个使用这些新开发成果的计算机基础入门实验室。使用基于VHDL的逻辑综合和随时间变化的仿真来设计RISC处理器。％在许多现有课程中，在CAD工具和使用逻辑综合的快速原型制作方面，最近缺乏明显的研究进展。本文介绍了利用这些新开发成果的新型计算机基础结构实验室。基于VHDL的逻辑综合和时序仿真用于设计RISC处理器。

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