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Instruction Fusion for Multiscalar and Many-Core Processors

机译：多标量和多核处理器的指令融合

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The utilization wall, caused by the breakdown of threshold voltage scaling, hinders performance gains for new generation microprocessors. We propose an instruction fusion technique for multiscalar and many-core processors to alleviate its impact. With instruction fusion, similar copies of an instruction to be run on multiple pipelines or cores are merged into a single copy for simultaneous execution. Instruction fusion applied to vector code enables the processor to idle early pipeline stages and instruction caches at various times during program implementation with minimum performance degradation, while reducing program size and the required instruction memory bandwidth. Instruction fusion is applied here to a MlPS-based dual-core that resembles an ideal multiscalar of degree two. Benchmarking using an FPGA prototype shows a 6-11 % reduction in the dynamic power dissipation for the targeted applications as well as a 17-45 % decrease in code size with frequent performance improvements due to higher instruction cache hit rates.
机译：由于阈值电压定标的破坏而导致的利用率壁垒阻碍了新一代微处理器的性能提升。我们提出了一种用于多标量和多核处理器的指令融合技术，以减轻其影响。通过指令融合，可以在多个流水线或内核上运行的指令的相似副本合并为一个副本，以便同时执行。应用于矢量代码的指令融合使处理器能够在程序实现期间的各个时间空闲早期的流水线阶段和指令高速缓存，而性能下降最小，同时减小了程序大小和所需的指令存储器带宽。此处将指令融合应用于类似于理想的二阶多标量的基于MlPS的双核。使用FPGA原型进行的基准测试表明，针对目标应用的动态功耗降低了6-11％，代码大小降低了17-45％，并且由于更高的指令高速缓存命中率而导致了性能的不断提高。

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