Lowering data retention voltage in static random access memory array by post fabrication self-improvement of cell stability by multiple stress application

Mizutani Tomoko; Takeuchi Kiyoshi; Saraya Takuya; Kobayashi Masaharu; Hiramoto Toshiro

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Lowering data retention voltage in static random access memory array by post fabrication self-improvement of cell stability by multiple stress application

机译：通过在制造后通过多次施加应力自我提高单元稳定性来降低静态随机存取存储器阵列中的数据保持电压

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We propose a new version of the post fabrication static random access memory (SRAM) self-improvement technique, which utilizes multiple stress application. It is demonstrated that, using a device matrix array (DMA) test element group (TEG) with intrinsic channel fully depleted (FD) silicon-on-thin-buried-oxide (SOTB) six-transistor (6T) SRAM cells fabricated by the 65 nm technology, the lowering of data retention voltage (DRV) is more effectively achieved than using the previously proposed single stress technique. (C) 2018 The Japan Society of Applied Physics.

机译：我们提出了一种新的后期制造静态随机存取存储器（SRAM）自改进技术，该技术利用了多种压力应用程序。事实证明，使用器件矩阵阵列（DMA）测试元件组（TEG），其内部沟道完全耗尽（FD）薄埋氧化硅（SOTB）六晶体管（6T）SRAM单元由在65 nm技术下，与使用先前提出的单应力技术相比，可以更有效地降低数据保持电压（DRV）。（C）2018年日本应用物理学会。

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来源
《Japanese journal of applied physics》 |2018年第4s期|04FD08.1-04FD08.6|共6页
作者
Mizutani Tomoko; Takeuchi Kiyoshi; Saraya Takuya; Kobayashi Masaharu; Hiramoto Toshiro;
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作者单位

Univ Tokyo, Inst Ind Sci, Meguro Ku, Tokyo 1538505, Japan;

Univ Tokyo, Inst Ind Sci, Meguro Ku, Tokyo 1538505, Japan;

Univ Tokyo, Inst Ind Sci, Meguro Ku, Tokyo 1538505, Japan;

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