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SYSTEM DESIGN OF BERT BASED ON FPGA/DSP HARDWARE IMPLEMENTATION

机译：基于FPGA / DSP硬件实现的BERT系统设计

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The authors present a scheme for the bit error rate tester (BERT) using the small form factor (SFF) Software Defined Radio (SDR). The aim of this research is to build a useful, efficient and flexible BERT model that can be implemented in real-time. This tester is developed to evaluate the bit error rate of the digital baseband modem in wireless communication systems. The process of building is achieved through the rapid prototyping approach, based on SFFSDR platform that combines both hardware and software environments. The focus of this research is to illustrate the methods on how to evaluate a reconfigurable digital transceiver that integrates with the FPGA using the SFFSDR platform as a test-bed for the proposed BERT based on two approaches. The first approach presents the Hardware-in-the-loop (HIL) co-simulation design implementation on the FPGA hardware-modelling tool. The second approach describes the design by using the two task-based DSP and FPGA hardware. The key features of the introduced models are low complexity, low power consumption and efficient data transmission.
机译：作者提出了一种使用小型尺寸（SFF）软件定义无线电（SDR）的误码率测试仪（BERT）的方案。这项研究的目的是建立可以实时实施的有用，高效和灵活的BERT模型。开发该测试仪是为了评估无线通信系统中数字基带调制解调器的误码率。构建过程是通过基于SFFSDR平台（结合了硬件和软件环境）的快速原型设计方法来实现的。这项研究的重点是说明基于两种方法，如何评估使用SFFSDR平台作为拟议BERT的测试平台与FPGA集成的可重构数字收发器的方法。第一种方法展示了在FPGA硬件建模工具上的硬件在环（HIL）协同仿真设计实现。第二种方法通过使用两个基于任务的DSP和FPGA硬件来描述设计。引入模型的关键特征是低复杂度，低功耗和有效的数据传输。

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