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A high performance ST-Box based unified AES encryption/decryption architecture on FPGA

机译：FPGA上基于高性能ST-Box的统一AES加密/解密架构

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In this paper, a unified Field Programmable Gate Array (FPGA) based Advanced Encryption Standard (AES) encryptor/decryptor design is presented by proposing a symmetric ST-Box structure. This structure fully utilizes high capacity (32 Kb) Block RAM (BRAM) by accommodating all encryption and decryption lookup operations within a single BRAM in the form of single integrated Look-Up-Table. This design also caters the inherent asymmetric nature of encryption and decryption coefficients for a unified hardware. Further the symmetry at BRAM output is maintained to use a single XOR network during both encryption and decryption. The performance of design is enhanced by proposing a duty-cycle based accessing technique. It explores the switching capabilities of BRAM and effectively minimizes the ON time of BRAM by changing duty-cycle of input clock. This enables us to access single BRAM 4 times per clock. Effectiveness of design is further measured by implementing it, in both iterative and pipelined architectures. Our proposed iterative design on Virtex-7 proved to be the smallest 128-bit unified AES core with 48.70% reduced resources and the best Throughput Per Slice (TPS) of 11.56. Similarly our pipelined design saved 59.01% area and has the highest throughput of 45.69 Gbps. (C) 2015 Elsevier B.V. All rights reserved.
机译：在本文中，通过提出一种对称的ST-Box结构，提出了一种基于FPGA的统一的基于现场可编程门阵列（AES）的高级加密标准（AES）加密器/解密器的设计。该结构通过以单个集成查找表的形式容纳单个BRAM中的所有加密和解密查找操作，从而充分利用了大容量（32 Kb）块RAM（BRAM）。这种设计还满足了统一硬件固有的加密和解密系数的非对称性。此外，在加密和解密期间，BRAM输出的对称性也得以保持以使用单个XOR网络。通过提出一种基于占空比的访问技术，可以提高设计性能。它通过改变输入时钟的占空比来探索BRAM的开关功能，并有效地最小化BRAM的导通时间。这使我们每个时钟可访问4次BRAM。通过在迭代和流水线架构中实施设计，可以进一步衡量设计的有效性。我们在Virtex-7上提出的迭代设计被证明是最小的128位统一AES内核，其资源减少了48.70％，最佳的每切片吞吐量（TPS）为11.56。同样，我们的流水线设计节省了59.01％的面积，并具有45.69 Gbps的最高吞吐量。 （C）2015 Elsevier B.V.保留所有权利。

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