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【24h】

顕在化する配線バラつきの影響を使い慣れたSTA技術で抑制

机译:抑制因熟悉的STA技术而变得显而易见的布线变化的影响

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摘要

NECエレクトロニクスは,論理LSI設計に使ってきたSTA(static timing analysis)ツールでバラつきの影響を抑える手法を開発した。90nm世代でトランジスタ特性のバラつきに対して手を打っていたのに続いて,65nm世代で顕在化する配線容量のバラつきの影響に対応した。どちらも論理設計者がSSTA(static STA)という特別な技術を使わなくても,バラつきの影響を考慮しながら設計を進められることが特徴である。配線のバラつきの影響を適正に考慮できるようになったおかげで,設計マージンをそれまでの0.7~0.5倍に小さくできる。プロセス微細化による性能の向上を得やすくなる。
机译:NEC Electronics已开发出一种用于逻辑LSI设计的STA(静态时序分析)工具来抑制变化的影响。在采取措施应对90纳米一代晶体管特性的变化后,我们对65纳米一代中明显出现的布线电容变化的影响做出了响应。两者的特点都是逻辑设计人员可以在考虑变化影响的同时进行设计,而无需使用称为SSTA(静态STA)的特殊技术。由于能够正确考虑布线变化的影响,因此设计余量可以降低到先前值的0.7至0.5倍。由于工艺小型化,容易获得改善的性能。

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