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【24h】

Tesseraの次世代パッケージ技術積層メモリーを薄型・大容量化: Si貫通ビアによる3次元実装の対抗馬にも

机译:Tessera的下一代封装技术减薄并增加层压内存的容量:作为使用硅通孔进行3D安装的竞争产品

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摘要

米Tessera Technologies,Inc.が,既存手法に比べて薄くできるチップ積層技術を開発した。チップとプリント基板とを接続する端子の高さを,最も低くした場合に25μmへと低背化できる。薄型パッケージとして現在主流のCSP(chip size package)では,チップとプリント基板との接続に高さ400μm程度のハンダ・ボールを一般には使う。このため,新技術では1接続当たり375μm薄くでき,例えばチップを実装したプリント基板を8枚積層する場合には3mm分薄くできることになる。
机译:美国Tessera Technologies,Inc.但是,我们开发了一种比现有方法更薄的芯片堆叠技术。当连接芯片和印刷电路板的端子的高度最低时,该高度可以减小到25μm。在当前主流的薄型封装CSP(芯片尺寸封装)中,通常使用高度约为400μm的焊球将芯片连接至印刷电路板。因此,该新技术可以使每个连接的厚度减小375μm,并且当堆叠八个安装有芯片的印刷电路板时,可以使厚度减小3 mm。

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