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【24h】

Soft-decision forward error correction for 100 Gb/s digital coherent systems

机译：用于100 Gb / s数字相干系统的软判决前向纠错

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Soft-decision forward error correction (SD-FEC) and its practical implementation for 100 Gb/s digital coherent systems are discussed. In applying SD-FEC to a digital coherent transponder, the configuration of the frame structure of the FEC becomes a key issue. We present a triple-concatenated FEC, with a pair of concatenated hard-decision FEC (HD-FEC) further concatenated with an SD-based low-density parity-check (LDPC) code for 20.5% redundancy. In order to evaluate error correcting performance of SD-based LDPC code. We implement the entire 100 Gb/s throughput of LDPC code on field programmable gate arrays (FPGAs) based hardware emulator. The proposed triple-concatenated FEC can achieve a Q-limit of 6.4 dB and a net coding gain (NCG) of 10.8 dB at a post-FEC bit error ratio (BER) of 10"15 is expected. In addition, we raise an important question for the definition of NCG in digital coherent systems with and without differential quadrature phase-shift keying (QPSK) coding, which is generally used to avoid phase slip caused by the practical limitations in processing the phase recovery algorithms.
机译：讨论了软判决前向纠错（SD-FEC）及其在100 Gb / s数字相干系统中的实际实现。在将SD-FEC应用于数字相干应答器时，FEC的帧结构的配置成为关键问题。我们提出了一个三级串联的FEC，以及一对级联的硬决策FEC（HD-FEC），进一步将其与基于SD的低密度奇偶校验（LDPC）代码相联，具有20.5％的冗余度。为了评估基于SD的LDPC码的纠错性能。我们在基于现场可编程门阵列（FPGA）的硬件仿真器上实现LDPC代码的整个100 Gb / s吞吐量。提议的三级FEC可以实现6.4 dB的Q限制，并且在后FEC误码率（BER）为10“ 15的情况下，预期净编码增益（NCG）为10.8 dB。此外，我们提高了对于有和没有差分正交相移键控（QPSK）编码的数字相干系统中NCG定义的一个重要问题，通常用于避免由于相位恢复算法处理过程中的实际限制而引起的相移。

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