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ナノテクノロジー時代のLSI

机译：纳米技术时代的LSI

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LSI（large scale integration）の縮小化（scaling）が1974年以来Mooreの法則にしたがい、一世代（2-3年）毎に×0.7のスピードで進んできた。配線金属のハーフピッチ等を示す特性長（feature size）は既にDRAMでは2004年に90nmと100nmを切り、今後3年毎に×0.7の縮小が予測され、10nmへ向けての縮小化が進んでいる。今年はじめ発表された　ITRS（Inernational Technology Roadmap　for Semiconductors）2005［1］は、単一の技術ノード（Technical node）を止めて、DRAM（dynamic random access memory）、Flash　メモリ、MPU/ASIC（microprocessor unit/application-specific integrated circuit）、のハーフピッチ、MPUのゲート長それぞれの特性長を別々に分けてロードマップを示すという大きな変更を行った。
机译：根据摩尔定律，按照摩尔定律，每一代（2-3年），LSI（大规模集成）的规模以×0.7的速度发展。对于DRAM，布线金属的特征长度（半尺寸），例如半间距，已在2004年降至90 nm和100 nm以下，并且预计每三年减少0.7倍，并且朝着10 nm的方向发展。有。今年早些时候宣布的ITRS（半导体国际技术路线图）2005 [1]停止了单个技术节点（动态随机存取存储器），DRAM（动态随机存取存储器），闪存，MPU / ASIC（微处理器单元/专用集成电路），半节距，MPU门的每个特征长度的长度分别划分以显示路线图。

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