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A programmable delay line

机译：可编程延迟线

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The paper describes the design and test results of a programmable digital delay line implemented in an FPGA device (Kintex-7, Xilinx). The operation of the delay line is based on the modified dual interpolation Nutt method that combines two actions, i.e.: (1) counting the periods of a reference clock and (2) time interpolating within a single clock period. The first action provides an extremely wide range of the introduced delays (＞ 9 minutes), while the second one allows reaching relatively high delay resolution (2 ns) with a timing jitter as low as 35 ps (until delay of 1 μs). The high metrological parameters of the designed delay line are achieved at the expense of increased difficulty in implementation of the method in an integrated circuit. The major problems to be solved were the synchronizations of input signals as well as synchronous and asynchronous parts of the system, which were effectively provided with the use of two dual-edge synchronizers, a clock signal logic level detection system and associated synchronizers.
机译：本文描述了在FPGA器件（Kintex-7，Xilinx）中实现的可编程数字延迟线的设计和测试结果。延迟线的操作基于修改后的双重内插Nutt方法，该方法结合了两个动作，即：（1）计算参考时钟的周期和（2）在单个时钟周期内进行时间插值。第一个动作提供了极宽的引入延迟范围（＞ 9分钟），而第二个动作则提供了相对较高的延迟分辨率（2 ns），且时序抖动低至35 ps（直到1μs的延迟）。获得的设计的延迟线的高计量参数是以在集成电路中实施该方法的增加的难度为代价的。要解决的主要问题是输入信号的同步以及系统的同步和异步部分，这可以通过使用两个双沿同步器，时钟信号逻辑电平检测系统和相关的同步器来有效地实现。

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