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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A concurrent error detection IC in 2-/spl mu/m static CMOS logic
【24h】

A concurrent error detection IC in 2-/spl mu/m static CMOS logic

机译：2- / splμ/ m静态CMOS逻辑中的并发错误检测IC

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When a comprehensive fault model is considered, static CMOS VLSI has long been prohibited from realizing concurrent error detecting (CED) circuits due to the unique analog faults (bridging and stuck-on faults). In this paper, we present the design, fabrication and testing of an experimental chip containing the integration of a totally self-checking (TSC) Berger code checker and a strongly code disjoint (SCD) built-in current sensor (BICS). This chip was fabricated by MOSIS using 2 /spl mu/m p-well CMOS technology. In chip tests, all implanted faults, including analog faults, were detected as expected. We also show that the self-exercising mechanism of the SCD BICS is indeed functioning properly. This is the first demonstration of a working static CMOS CED chip.
机译：考虑到综合故障模型后，由于独特的模拟故障（桥接故障和卡住故障），长期以来，静态CMOS VLSI一直被禁止实现并发错误检测（CED）电路。在本文中，我们介绍了一种实验芯片的设计，制造和测试，该芯片包含完全自检（TSC）Berger码检查器和强码不相交（SCD）内置电流传感器（BICS）的集成。该芯片是使用2 / spl mu / m p阱CMOS技术通过MOSIS制造的。在芯片测试中，所有植入的故障（包括模拟故障）均按预期检测到。我们还表明，SCD BICS的自执行机制确实运行正常。这是工作静态CMOS CED芯片的首次演示。

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