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Synthesizing embedded speed-optimized architectures

机译：综合嵌入式速度优化架构

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A global optimization approach to high-level synthesis of speed-optimized embedded VLSI architectures is presented. Two mathematical integer programming (IP) models are presented. The first simultaneously selects types of functional units, performs scheduling tasks, and allocates hardware. The second additionally minimizes latency and optimally selects a clock period simultaneously with scheduling and allocation. By exploiting the problem structure, using polyhedral theory, the size of the search space of both IP models is decreased, thus improving the IP solution efficiency. This approach breaks new ground by simultaneously scheduling and allocating with complex and asynchronous interface constraints, to minimize both the average execution time and the area, automatically minimizing latency by optimally selecting the clock period and types of functional units (including chained operations), and synthesizing globally optimal architectures of embedded VLSI chips in practical CPU execution times.
机译：提出了一种全局优化方法，可以对速度优化的嵌入式VLSI架构进行高层综合。介绍了两个数学整数编程（IP）模型。第一个同时选择功能单元的类型，执行调度任务并分配硬件。第二种方法最大程度地减少了等待时间，并在调度和分配的同时优化选择了时钟周期。通过利用多面体理论利用问题结构，减小了两个IP模型的搜索空间的大小，从而提高了IP解决方案的效率。这种方法通过同时调度和分配复杂且异步的接口约束来开辟新天地，以最小化平均执行时间和面积，通过最佳选择时钟周期和功能单元类型（包括链接的操作）来自动最小化延迟，并进行合成在实际CPU执行时间内，嵌入式VLSI芯片的全球最佳架构。

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