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Study of BiCMOS logic gate configurations for improved low-voltage performance

机译：研究BiCMOS逻辑门配置以改善低压性能

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A simple BiCMOS configuration employing the source-well tie PMOS-p-n pull-down combination is proposed for low-voltage, high-performance operations. The improved BiCMOS gate delay time over that of the NMOS-p-n (conventional) BiCMOS gate is confirmed by means of inverter simulations and measured ring oscillator data. The source-well tie PMOS-p-n BiCMOS gate outperforms its conventional BiCMOS counterpart in the low-voltage supply range, at both high and low temperatures. A critical speed path from the 68030 internal circuit is used as a benchmark for the proposed BiCMOS design technique. The measured propagation delay of the BiCMOS speed path is faster than its CMOS counterpart down to 2.3 V supply voltage at -10 degrees C and sub-2 V at 110 degrees C.
机译：对于低压，高性能操作，提出了一种简单的BiCMOS配置，该配置采用了源阱连接PMOS / n-p-n下拉组合。通过反相器仿真和测得的环形振荡器数据，可以确定比NMOS / n-p-n（传统）BiCMOS栅极的BiCMOS栅极延迟时间有所改善。在高温和低温下，在低压电源范围内，源阱连接PMOS / n-p-n BiCMOS栅极均优于其传统的BiCMOS栅极。来自68030内部电路的关键速度路径用作所建议的BiCMOS设计技术的基准。 BiCMOS速度路径的实测传播延迟比CMOS对应路径的传播延迟要快，在-10摄氏度时，电源电压低至2.3 V，在110摄氏度时低于2V。

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