A high-speed digital neural network chip with low-power chain-reaction architecture

Uchimura K.; Saito O.

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A high-speed digital neural network chip with low-power chain-reaction architecture

机译：具有低功耗链式反应架构的高速数字神经网络芯片

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A high-speed digital neural network chip adopts a polyhedric discrimination neuron (PDN) model and low-power chain-reaction (LCR) architecture that can reduce the power dissipation to one-fiftieth or less. The chip contains 832 fully implemented digital synapse units that form 13 neurons on a 10.3-mm*14.1-mm die using 0.8- mu m CMOS technology. The synapse weights are updated using an external computer. A computational speed of 8 billion connections per second (GCPS) is achieved with low 54-mW power dissipation. The forward propagation time is 104 ns. These features make it possible to implement large-scale neural network chips and systems.

机译：高速数字神经网络芯片采用多面体鉴别神经元（PDN）模型和低功耗链式反应（LCR）架构，可将功耗降低至五十分之一或更小。该芯片包含832个完全实现的数字突触单元，这些单元使用0.8微米CMOS技术在10.3毫米* 14.1毫米芯片上形成13个神经元。使用外部计算机更新突触权重。以54mW的低功耗实现了每秒80亿个连接（GCPS）的计算速度。前向传播时间为104 ns。这些功能使实现大规模神经网络芯片和系统成为可能。

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来源
《IEEE Journal of Solid-State Circuits》 |1992年第12期|P.1862-1867|共6页
作者
Uchimura K.; Saito O.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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