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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 140-Mb/s, 32-state, radix-4 Viterbi decoder
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A 140-Mb/s, 32-state, radix-4 Viterbi decoder

机译：一个140 Mb / s，32状态，基数为4的Viterbi解码器

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A 140-Mb/s, 32-state, radix-4, R=1/2, eight-level soft-decision Viterbi decoder has been designed and fabricated using 1.2- mu m double-metal CMOS. The architecture of the add-compare-select (ACS) array is based on a restructuring of the conventional radix-2 trellis into a radix-4 trellis. Radix-4 units, consisting of four 4-way ACS units, process two stages of the constituent radix-2 trellis per iteration. A four-way ACS circuit achieves an iteration delay 17% longer than comparable two-way ACS circuits, resulting in a factor of 1.7 increase in throughput. A ring-based ACS placement and state metric routing topology achieves an area efficiency comparable to radix-2 designs. In a process referred to as pretrace-back, one stage of lookahead is applied to the trace-back recursion, combining two radix-4 trace-back iterations into a single radix-16 iteration based on 4-b decisions. This allows implementation of trace-back using one compact, single-ported decision memory, organized as a cyclic buffer. A 7.30-mm*8.49-mm chip containing 146000 transistors achieves a radix-4 iteration rate of 70 MHz.
机译：已经使用1.2μm双金属CMOS设计和制造了140-Mb / s，32态，基数为4，R = 1/2的八级软判决维特比解码器。加－比较－选择（ACS）阵列的体系结构是基于将常规的radix-2网格重构为radix-4网格的。 Radix-4单元由四个4路ACS单元组成，每次迭代处理两个阶段的基数2网格。四路ACS电路的迭代延迟比可比的两路ACS电路长17％，从而使吞吐量提高了1.7倍。基于环的ACS放置和状态度量路由拓扑可实现与radix-2设计相当的区域效率。在称为回溯前的过程中，将前瞻阶段应用于回溯递归，根据4-b决策将两个基数为4的回溯迭代合并为一个基数为16的迭代。这允许使用一个紧凑的，单端口的决策存储器（组织为循环缓冲区）来实现追溯。包含146000个晶体管的7.30mm * 8.49mm芯片可实现70MHz的基数4迭代速率。

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