A 14 ns 256 K*1 CMOS SRAM with multiple test modes

Voss P.H.; Pfennings L.C.M.G.

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【24h】

A 14 ns 256 K*1 CMOS SRAM with multiple test modes

机译：具有多种测试模式的14 ns 256 K * 1 CMOS SRAM

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A methodology to enter and exit from test modes in asynchronous static RAMs (SRAMs) is presented. This chip is fabricated in a 0.7 mu m twin-tub, single-poly, double-metal technology on p/p/sup +/ epitaxial substrate. To prevent hot-electron degradation, a voltage regulator is used in the memory matrix, with the cascoding technique applied in the periphery. Circuits were implemented against voltage bumps and data glitching on the output. A small cell size of 5.1*13.7 mu m/sup 2/ and a chip size of 3.9*9.5 mm/sup 2/ have been achieved.

机译：提出了一种在异步静态RAM（SRAM）中进入和退出测试模式的方法。该芯片在p / p / sup + /外延衬底上以0.7微米的双管，单多晶硅，双金属技术制造。为了防止热电子降解，在存储矩阵中使用了稳压器，并在其外围应用了共源共栅技术。电路实现了针对电压突增和输出端数据毛刺的功能。已经实现了5.1×13.7μm/ sup 2 /的小单元尺寸和3.9×9.5mm / sup 2 /的芯片尺寸。

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来源
《IEEE Journal of Solid-State Circuits》 |1989年第4期|P.874-880|共7页
作者
Voss P.H.; Pfennings L.C.M.G.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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