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首页> 外文期刊>Solid-State Circuits, IEEE Journal of >A 0.5–16.3 Gb/s Fully Adaptive Flexible-Reach Transceiver for FPGA in 20 nm CMOS
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A 0.5–16.3 Gb/s Fully Adaptive Flexible-Reach Transceiver for FPGA in 20 nm CMOS

机译：适用于20 nm CMOS的FPGA的0.5-16.3 Gb / s完全自适应灵活到达收发器

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This paper describes a 0.5–16.3 Gb/s fully adaptive wireline transceiver embedded in 20 nm CMOS FPGA. The receiver utilizes bandwidth adjustable CTLE and adjustable output capacitance at the AGC to support wide range of channel loss profiles. A modified 11-tap, 1 bit speculative DFE topology provides reliable operation across all data rates. Low-latency digital CDR ensures high tracking bandwidth while still providing flexibility to support multiple protocols. The transceiver uses ring-oscillator with programmable main and cross-coupled inverter drive-strengths to wide range of operating frequency for low data-rate operation. A wide range low jitter LC-PLL utilizes feedback divider with synchronized CMOS down-counter without a prescaler to achieve a continuous divide ratio of 16-257. The clock distribution uses quadrature-error correction circuit to improve phase interpolator linearity. The transceiver achieves BER10 over a 28 dB loss backplane at 16.3 Gb/s and over legacy channels with 10 G-KR characteristics at 10.3125 Gb/s. The transceiver meets jitter tolerance specifications for both PCIe Gen3 at 8 Gb/s and PCIe Gen4 at 16 Gb/s in both common-clock and spread-spectrum modes.
机译：本文介绍了嵌入在20 nm CMOS FPGA中的0.5–16.3 Gb / s完全自适应有线收发器。接收器在AGC处利用带宽可调的CTLE和可调的输出电容来支持各种信道损耗曲线。改进的11抽头1位推测DFE拓扑可在所有数据速率上提供可靠的操作。低延迟数字CDR可确保较高的跟踪带宽，同时仍提供支持多种协议的灵活性。该收发器使用环形振荡器，该环形振荡器具有可编程的主驱动器和交叉耦合的逆变器驱动强度，可在很宽的工作频率范围内工作，以实现低数据速率工作。宽范围低抖动LC-PLL利用带同步CMOS倒数计数器的反馈分频器而无需预分频器，以实现16-257的连续分频比。时钟分配使用正交误差校正电路来改善相位插值器的线性度。该收发器在16.3 Gb / s的28 dB损耗底板上以及在10.3125 Gb / s的具有10 G-KR特性的传统信道上实现BER10。该收发器在通用时钟和扩频模式下均满足8 Gb / s的PCIe Gen3和16 Gb / s的PCIe Gen4的抖动容限规范。

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