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首页> 外文期刊>IEEE Journal of Solid-State Circuits >Design Techniques for a 66 Gb/s 46 mW 3-Tap Decision Feedback Equalizer in 65 nm CMOS
【24h】

Design Techniques for a 66 Gb/s 46 mW 3-Tap Decision Feedback Equalizer in 65 nm CMOS

机译：65 nm CMOS的66 Gb / s 46 mW 3抽头判决反馈均衡器的设计技术

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This paper analyzes and describes design techniques enabling energy-efficient multi-tap decision feedback equalizers operated at or near the speed limits of the technology. We propose a closed-loop architecture utilizing three techniques to achieve this goal, namely a merged latch and summer, reduced latch gain, and a dynamic latch design. A 65 nm CMOS 3-tap implementation of the proposed architecture operates at up to 66 Gb/s while drawing only 46 mW of power from a 1.2 V supply, achieving 0.7 pJ/bit energy efficiency.
机译：本文分析并介绍了设计技术，这些技术使节能多抽头决策反馈均衡器能够以技术速度极限或接近技术极限的速度运行。我们提出了一种闭环架构，该架构利用三种技术来实现此目标，即合并的锁存器和求和器，减小的锁存器增益以及动态锁存器设计。所提议架构的65 nm CMOS 3抽头实现以高达66 Gb / s的速度运行，而从1.2 V电源仅消耗46 mW的功率，实现了0.7 pJ / bit的能量效率。

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