...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>IEEE Journal of Solid-State Circuits >A Digital Clock and Data Recovery Architecture for Multi-Gigabit/s Binary Links
【24h】

A Digital Clock and Data Recovery Architecture for Multi-Gigabit/s Binary Links

机译：用于数千兆位二进制链接的数字时钟和数据恢复架构

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

In this tutorial paper, we present a general architecture for digital clock and data recovery (CDR) for high-speed binary links. The architecture is based on replacing the analog loop filter and voltage-controlled oscillator (VCO) in a typical analog phase-locked loop (PLL)-based CDR with digital components. We provide a linearized analysis of the bang-bang phase detector and CDR loop including the effects of decimation and self-noise. Additionally, we provide measured results from an implementation of the digital CDR system which are directly comparable to the linearized analysis, plus measurements of the limit cycle behavior which arises in these loops when incoming jitter is small. Finally, the relative advantages of analog and digital implementations of the CDR for high-speed binary links is considered.
机译：在本教程中，我们介绍了用于高速二进制链接的数字时钟和数据恢复（CDR）的通用体系结构。该架构基于用数字组件替换典型的基于锁相环（PLL）的CDR中的模拟环路滤波器和压控振荡器（VCO）。我们提供了Bang-bang相位检测器和CDR环路的线性分析，包括抽取和自噪声的影响。此外，我们提供了数字CDR系统实现的测量结果，可直接与线性化分析进行比较，并提供了在输入抖动较小时在这些环路中出现的极限循环行为的测量结果。最后，考虑了用于高速二进制链路的CDR的模拟和数字实现的相对优势。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号