A 667-Mb/s operating digital DLL architecture for 512-Mb DDR SDRAM

Hamamoto T.; Furutani K.; Kubo T.; Kawasaki S.; Iga H.; Kono T.; Konishi Y.; Yoshihara T.

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A 667-Mb/s operating digital DLL architecture for 512-Mb DDR SDRAM

机译：用于512 Mb DDR SDRAM的667 Mb / s工作数字DLL架构

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This paper describes an all-digital delay-locked loop (DLL) architecture for over 667 Mb/s operating double-data-rate (DDR) type SDRAMs, which suppresses skews and jitters. Two novel replica adjusting techniques are introduced, in which timing skews caused by the clock input and data output circuits are reduced by a hierarchical phase comparing architecture and a replica check method with slow tester. Further, an improved phase interpolating method suppresses jitters caused by a boundary of the fine and coarse delays. A 512-Mb test device is fabricated using a 0.13-Μm DRAM process technology, in which skew and jitter suppressed 667-Mb/s (333-MHz) DDR operation has been verified.

机译：本文介绍了一种全数字延迟锁定环（DLL）架构，该架构可用于超过667 Mb / s的双倍数据速率（DDR）类型的SDRAM，从而抑制了偏斜和抖动。引入了两种新颖的副本调整技术，其中通过分层相位比较体系结构和带有慢速测试器的副本检查方法来减少由时钟输入和数据输出电路引起的时序偏斜。此外，改进的相位内插方法抑制了由细延迟和粗延迟的边界引起的抖动。使用0.13μmDRAM工艺技术制造了512 Mb的测试设备，其中已验证了偏斜和抖动抑制的667 Mb / s（333 MHz）DDR操作。

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来源
《IEEE Journal of Solid-State Circuits》 |2004年第1期|p.194-206|共13页
作者
Hamamoto T.; Furutani K.; Kubo T.; Kawasaki S.; Iga H.; Kono T.; Konishi Y.; Yoshihara T.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
关键词
CMOS memory circuits; DRAM chips; delay lock loops; jitter; 0.13 micron; 333 MHz; 512 Mbit; 512-Mb DDR SDRAM; 512-Mb test device; 667 Mbit/s; CMOS process technology; DRAM process technology; all-digital delay-locked loop; clock input; coarse delays; data output circui;

机译：CMOS存储电路;DRAM芯片;延迟锁定环;抖动;0.13微米;333 MHz;512 Mbit;512-Mb DDR SDRAM;512-Mb测试设备;667 Mbit / s;CMOS处理技术;DRAM处理技术;全数字延迟锁定环;时钟输入;粗延迟;数据输出电路;

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