Active GHz clock network using distributed PLLs

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• 来源
  《IEEE Journal of Solid-State Circuits》 |2000年第11期|p.1553-1560|共8页
• 作者

  Gutnik V.; Chandrakasan A.P.;

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• 作者单位

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• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  CMOS digital integrated circuits; active networks; circuit stability; clocks; digital phase locked loops; integrated circuit design; poles and zeros; synchronisation; timing jitter; voltage-controlled oscillators; 0.35 mum; 1.3 GHz; 16-oscillator distributed clock n;

  机译：CMOS数字集成电路;有源网络;电路稳定性;时钟;数字锁相环;集成电路设计;零极点;同步;时序抖动;压控振荡器;0.35毫米;1.3 GHz;16振荡器分布式时钟n;