An 8-ns random cycle embedded RAM macro with dual-port interleavedDRAM architecture (D2RAM)

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• 来源
  《IEEE Journal of Solid-State Circuits》 |2000年第11期|p.1668-1672|共5页
• 作者

  Agata Y.; Motomochi K.; Fukushima Y.; Shirahama M.; Kurumada M.; Kuroda N.; Sadakata H.; Hayashi K.; Yamada T.; Takahashi K.; Fujita T.;

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• 作者单位

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• 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
• 原文格式 PDF
• 正文语种 eng
• 中图分类 一般性问题;基本电子电路;
• 关键词

  DRAM chips; integrated circuit testing; parallel memories; pipeline processing; two-port networks; 0.25 micron; 8 ns; D2RAM; DRAM test chip; dual-port interleaved DRAM architecture; random cycle embedded RAM macro; random cycle time; two-stage pipelined c;

  机译：DRAM芯片;集成电路测试;并行存储器;管线处理;两端口网络;0.25微米;8 ns;D2RAM;DRAM测试芯片;双端口交错DRAM架构;随机周期嵌入式RAM宏;随机周期时间;两阶段流水线;