A 1.3-cycle lock time, non-PLL/DLL clock multiplier based on direct clock cycle interpolation for 'clock on demand'

Saeki T.; Mitsuishi M.

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【24h】

A 1.3-cycle lock time, non-PLL/DLL clock multiplier based on direct clock cycle interpolation for 'clock on demand'

机译：基于直接时钟周期内插的1.3周期锁定时间，非PLL / DLL时钟乘法器，用于“按需时钟”

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A 1.3-cycle lock-in time, non-PLL/DLL clock multiplier based on direct clock cycle interpolation is proposed with an array structure of short-circuit-current-suppression interpolators. The circuits have been fabricated with a 0.25-/spl mu/m digital CMOS and operated in any condition where digital CMOS circuits operate. Measured results have achieved 1.3 clock cycle lock time and cycle-to-cycle jitter suppression characteristics. The circuits have been verified in 622-Mb/s clock and data recovery that satisfied the ITU-T G.958 jitter tolerance specification.

机译：提出了一种具有短路电流抑制内插器的阵列结构的，基于直接时钟周期内插的1.3周期锁定时间，非PLL / DLL时钟乘法器。这些电路是用0.25- / splμm/ m的数字CMOS制成的，并且可以在数字CMOS电路工作的任何条件下工作。测量结果获得了1.3个时钟周期锁定时间和逐周期抖动抑制特性。这些电路已通过622-Mb / s的时钟和数据恢复验证，符合ITU-T G.958抖动容限规范。

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来源
《IEEE Journal of Solid-State Circuits》 |2000年第11期|P.1581-1590|共10页
作者
Saeki T.; Mitsuishi M.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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