A 0.25-/spl mu/m CMOS 0.9-V 100-MHz DSP core

Izumikawa M.; Igura H.

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【24h】

A 0.25-/spl mu/m CMOS 0.9-V 100-MHz DSP core

机译：0.25 / splμ/ m CMOS 0.9-V 100MHz DSP内核

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This paper describes a 0.25-/spl mu/m CMOS 0.9-V 100-MHz DSP core which is composed of a 2-mW 16-b multiplier-accumulator and a 1.5-mW 8-kb SRAM. High-speed operation with a supply of less than 1 V has been achieved by developing 0.25-/spl mu/m CMOS technology, reducing threshold voltage to 0.3 V, developing tristate inverter 3-2/4-2 adders for the multiplier, realizing small bit-line swing operation for the SRAM, and so on. The adder circuits operate faster than conventional adders at low supply voltages. In addition, short-circuit current and area for diffusion contact are reduced. Small bit-line swing operation has been realized by using a device-deviation immune sense amplifier. Leakage current during sleep mode was reduced by the use of high threshold voltage MOSFETs.

机译：本文介绍了一个0.25- / spl mu / m CMOS 0.9-V 100-MHz DSP内核，该内核由一个2mW的16b乘法累加器和一个1.5mW的8kb SRAM组成。通过开发0.25- / spl mu / m CMOS技术，将阈值电压降低到0.3V，开发用于乘法器的三态反相器3-2 / 4-2加法器，实现了电源电压低于1V的高速工作SRAM的小位线摆动操作，依此类推。在低电源电压下，加法器电路的运行速度比传统加法器快。另外，减小了短路电流和用于扩散接触的面积。使用器件偏差免疫检测放大器已经实现了小的位线摆幅操作。通过使用高阈值电压MOSFET减少了休眠模式下的漏电流。

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来源
《IEEE Journal of Solid-State Circuits》 |1997年第1期|P.52-61|共10页
作者
Izumikawa M.; Igura H.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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