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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A 4.1-ns compact 54/spl times/54-b multiplier utilizing sign-select Booth encoders
【24h】

A 4.1-ns compact 54/spl times/54-b multiplier utilizing sign-select Booth encoders

机译：利用符号选择布斯编码器的4.1 ns紧凑型54 / spl times / 54-b乘法器

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A 54/spl times/54-b multiplier with only 60 K transistors has been fabricated by 0.25-/spl mu/m CMOS technology. To reduce the total transistor count, we have developed two new approaches: sign-select Booth encoding and 48-transistor 4-2 compressor circuits both implemented with pass transistor logic. The sign-select Booth algorithm simplifies the Booth selector circuit and enables us to reduce the transistor count by 45% as compared with that of the conventional one. The new compressor reduces the count by 20% without speed degradation. By using these new circuits, the total transistor count of the multiplier is reduced by 24%. The active size of the 54/spl times/54-b multiplier is 1.04/spl times/1.27 mm and the multiplication time is 4.1 ns at a 2.5-V power supply.
机译：通过0.25- / spl mu / m CMOS技术已经制造出了一个仅具有60 K晶体管的54 / spl×/ 54-b乘法器。为了减少总晶体管数，我们开发了两种新方法：信号选择布斯编码和48晶体管4-2压缩器电路，均通过传输晶体管逻辑实现。符号选择布斯算法简化了布斯选择器电路，并使我们能够将晶体管数量与传统晶体管相比减少45％。新的压缩机可将计数减少20％，而不会降低速度。通过使用这些新电路，乘法器的总晶体管数减少了24％。在2.5V电源下，54 / spl乘/ 54-b乘法器的有效大小为1.04 / spl乘以1.27 mm，乘法时间为4.1 ns。

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