A 4.4 ns CMOS 54/spl times/54-b multiplier using pass-transistor multiplexer

Ohkubo N.; Suzuki M.

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A 4.4 ns CMOS 54/spl times/54-b multiplier using pass-transistor multiplexer

机译：使用通过晶体管多路复用器的4.4 ns CMOS 54 / spl times / 54-b乘法器

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A 54/spl times/54-b multiplier using pass-transistor multiplexers has been fabricated by 0.25 /spl mu/m CMOS technology. To enhance the speed performance, a new 4-2 compressor and a carry lookahead adder (CLA), both featuring pass-transistor multiplexers, have been developed. The new circuits have a speed advantage over conventional CMOS circuits because the number of critical-path gate stages is minimized due to the high logic functionality of pass-transistor multiplexers. The active size of the 54/spl times/54-b multiplier is 3.77/spl times/3.41 mm. The multiplication time is 4.4 ns at a 3.5-V power supply.

机译：通过0.25 / spl mu / m CMOS技术已经制造出使用通过晶体管多路复用器的54 / spl×/ 54-b乘法器。为了提高速度性能，已经开发了均具有传输晶体管多路复用器的新型4-2压缩机和进位超前加法器（CLA）。新的电路比传统的CMOS电路具有速度优势，这是因为通过晶体管多路复用器具有很高的逻辑功能，从而使关键路径门级的数量减至最少。 54 / spl倍/ 54-b乘法器的有效大小为3.77 / spl倍/3.41 mm。在3.5V电源下，乘法时间为4.4 ns。

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来源
《IEEE Journal of Solid-State Circuits》 |1995年第3期|P.251-257|共7页
作者
Ohkubo N.; Suzuki M.;
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作者单位

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类一般性问题;基本电子电路;
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