• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>IEEE Journal of Solid-State Circuits >Leading-zero anticipatory logic for high-speed floating point addition
【24h】

Leading-zero anticipatory logic for high-speed floating point addition

机译：高速浮点加法的前导零预期逻辑

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

This paper describes a new leading-zero anticipatory (LZA) logic for high-speed floating-point addition (FADD). This logic carries out the pre-decoding for normalization concurrently with addition for the significand. It also performs the shift operation of normalization in parallel with the rounding operation. The use of simple Boolean algebra allows the proposed logic to be constructed from a simple CMOS circuit. Its area penalty is as small as 30% of the conventional LZA method. The FADD core using the proposed logic was fabricated by 0.5 /spl mu/m CMOS technology with triple metal interconnections and runs at 164 MHz under the condition of V/sub DD/=3.3 V.
机译：本文介绍了一种用于高速浮点加法（FADD）的新的前导零预期（LZA）逻辑。该逻辑与有效位数的加法同时执行预解码以进行标准化。它还与舍入操作并行执行归一化的移位操作。使用简单的布尔代数可以从简单的CMOS电路构建所提出的逻辑。它的面积损失仅为传统LZA方法的30％。使用提出的逻辑的FADD内核是通过具有三重金属互连的0.5 / spl mu / m CMOS技术制造的，并且在V / sub DD / = 3.3 V的条件下以164 MHz运行。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号