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Xie Qihua; 谢启华; Ni Xiaoqiang; 倪晓强; Li Shaoqing; 李少青; Liu Ronghua; 刘荣华; Zhang Minxuan; 张民选;
中国计算机学会;
微处理器; 浮点融合乘加部件; 前导零预测模块; 流水化设计;
机译:高速浮点加法的前导零预期逻辑
机译:流水线IEEE-754标准浮点加法器与非流水线加法器的比较
机译:使用有符号数字加法的快速浮点乘法加法融合单元的体系结构设计
机译:带有新型十进制前导零预期值的十进制浮点融合乘加单元
机译:流水线式VHDL浮点基数4快速傅里叶变换数据路径的设计,仿真和综合。
机译:MATLAB中高性能并行基因预测器的设计
机译:浮点融合乘法加法:减少浮点加法的延迟
机译:组合和流水线加法器集成电路的硅编译器设计
机译:集成浮点加法器的不精确的前导一/前导零预测
机译:具有前导零预测器电路的浮点管线
机译:具有零前导的十进制浮点加法器
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