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Engineering source/drain extension regions in nanoscale double gate (DG) SOI MOSFETs: Analytical model and design considerations

机译：纳米级双栅（DG）SOI MOSFET中的工程源/漏扩展区：分析模型和设计注意事项

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In this paper, we propose for the first time, an analytical model for short channel effects in nanoscale source/drain extension region engineered double gate (DG) SOI MOSFETs. The impact of (ⅰ) lateral source/drain doping gradient (d), (ⅱ) spacer width (s), (ⅲ) spacer to doping gradient ratio (s/d) and (ⅳ) silicon film thickness (T_(si)), on short channel effects - threshold voltage (V_(th)) and subthreshold slope (S), on-current (I_(on)), off-current (I_(off)) and I_(on)/_(off) is extensively analysed by using the analytical model and 2D device simulations. The results of the analytical model confirm well with simulated data over the entire range of spacer widths, doping gradients and effective channel lengths. Results show that lateral source/drain doping gradient along with spacer width can not only effectively control short channel effects, thus presenting low off-current, but can also be optimised to achieve high values of on-currents. The present work provides valuable design insights in the performance of nanoscale DG SOI devices with optimal source/drain engineering and serves as a tool to optimise important device and technological parameters for 65 nm technology node and below.
机译：在本文中，我们首次提出了一种用于纳米级源极/漏极扩展区工程双栅极（SOI）MOSFET的短沟道效应的分析模型。 （ⅰ）横向源极/漏极掺杂梯度（d），（ⅱ）隔离层宽度（s），（ⅲ）隔离层与掺杂梯度比（s / d）和（ⅳ）硅膜厚度（T_（si） ），在短通道效应上-阈值电压（V_（th））和亚阈值斜率（S），导通电流（I_（on）），截止电流（I_（off））和I_（on）/ _（off ）通过使用分析模型和2D设备仿真进行了广泛的分析。分析模型的结果在隔离物宽度，掺杂梯度和有效沟道长度的整个范围内的模拟数据中得到了很好的证实。结果表明，横向源极/漏极掺杂梯度以及间隔物宽度不仅可以有效地控制短沟道效应，从而呈现低截止电流，而且可以进行优化以实现高导通电流值。本工作为采用最佳源/漏工程的纳米级DG SOI器件的性能提供了有价值的设计见解，并充当了针对65 nm及以下工艺节点优化重要器件和技术参数的工具。

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