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首页> 外文期刊>Journal of Low Power Electronics >Layout-Aware Transition-Delay Fault Pattern Generation with Evenly Distributed Switching Activity
【24h】

Layout-Aware Transition-Delay Fault Pattern Generation with Evenly Distributed Switching Activity

机译：具有均匀分布的开关活动的布局感知过渡延迟故障模式生成

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As chip integration continues to increase and technology scaling is forcing the operating voltage to decrease, modern designs have become more susceptible to supply voltage noise. However, even with a well designed power distribution network, modern at-speed test pattern generation techniques do not consider the maximum current throughput the network will be able to provide. As a result, conventional transition delay fault pattern generation tends to create a number of patterns that cause higher-than-average functional switching, which may cause timing and/or functional failures during test. In this paper, we propose a flow that incorporates the layout information and the locality of the switching activity during pattern generation to provide insight into the amount of tolerable switching. This will prevent both IR-drop related hot-spots and under-utilization of the chip since the switching activity can be evenly spread across the design. The results presented in this paper show significant improvement over our previous flow without negatively impacting fault coverage and pattern count.
机译：随着芯片集成度的不断提高和技术的发展，使工作电压不断降低，现代设计更容易受到电源电压噪声的影响。但是，即使设计了良好的配电网络，现代的全速测试模式生成技术也没有考虑网络将能够提供的最大电流吞吐量。结果，传统的过渡延迟故障模式的产生趋向于产生许多模式，这些模式引起高于平均水平的功能切换，这可能导致测试期间的时序和/或功能故障。在本文中，我们提出了一个流程，该流程结合了布局信息和模式生成过程中的开关活动的局部性，以提供对可容许开关量的了解。由于开关活动可以在整个设计中平均分布，因此这将防止与IR下降相关的热点以及芯片的利用率不足。本文介绍的结果表明，在不影响故障覆盖率和模式数量的情况下，与我们以前的流程相比有了显着改进。

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