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Pre-Layout Decoupling Capacitance Estimation and Allocation for Noise-Aware Crypto-System on Chip Applications

机译：感知噪声的片上密码系统应用的布局前去耦电容估计和分配

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Estimation of decoupling capacitance allocation for noise suppression at pre layout level is the objective of our paper. The experiment is based on the module wise estimation of voltage drop and decoupling capacitance placement. Present trends in VLSI design are inclined towards system on chip (SoC) design. Hence, efficient design plans and CAD approaches should be developed in the SoC domain. We investigate multi-core circuits in our work and consider the custom crypto-cores as example circuits, because they are well used as hardware accelerators in many of the present day application circuits. The novelty in our work lies in the fact that by using our approaches noise can be reduced by 87.23% in an average at the pre-layout stage.
机译：估计在预布局水平上用于噪声抑制的去耦电容分配是本文的目标。该实验基于模块的电压降估计和去耦电容位置。 VLSI设计的当前趋势倾向于片上系统（SoC）设计。因此，应在SoC域中开发有效的设计计划和CAD方法。我们在工作中研究多核电路，并将定制的加密核作为示例电路，因为它们已在当今许多应用电路中很好地用作硬件加速器。我们工作的新颖之处在于，通过使用我们的方法，可以在布局前阶段平均降低噪声87.23％。

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