CMOSアナログIC設計にチャレンジ：回路図とレイアウト図を照合する

森本浩之

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【24h】

CMOSアナログIC設計にチャレンジ：回路図とレイアウト図を照合する

机译：CMOS模拟IC设计挑战：列和匹配布局图

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今回は，レイアウト·エディタLayoutEditorで作画したレイアウト図と回路図エディタNS-Drawで作画した回路図を照合し，検証する方法を紹介します．両者の接続関係が正しいかどうかを判断するためには，LayoutEditorとNS-Drawが各々出力する部品情報（インスタンス）と配線情報（ネット）が必要です．作画したレイアウト図の検証作業には次の二つあり，今回はLVSについて説明します．DRCについては次回説明します．

机译：这一次，由LayOutEditor和原理图编辑器创建的布局图LayoutEditor这将介绍如何匹配和验证NS-Draw绘制的原理图。为了确定两者之间的连接关系是否正确，布局和NS-绘制每个需要零件信息（实例）和接线信息（网络）。有两种方法可以验证创建的布局图，这次我们将解释LVS。下次将描述DRC。

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来源
《トランジスタ技術》 |2010年第548期|共7页
作者
森本浩之;
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作者单位

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收录信息
原文格式 PDF
正文语种 jpn
中图分类半导体三极管（晶体管）;
关键词

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