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首页> 外文期刊>Analog Integrated Circuits and Signal Processing >All-digital 1-1 MASH delta-sigma time-to-digital converter via time-mode signal processing
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All-digital 1-1 MASH delta-sigma time-to-digital converter via time-mode signal processing

机译：All-Digital 1-1 Mash Delta-Sigma时间到数字转换器通过时间模式信号处理

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This paper presents an all-digital 1-1 MASH Delta time-to-digital converter (TDC) using time-mode signal processing. A cascode time adder with a raised inverter threshold voltage is proposed to minimize the deterministic timing error caused by the current mismatch of the discharge paths of the time adder. A differential time integrator consisting of a pair of identical single-ended time integrators is proposed to minimize the effect of the nonlinearities of the single-ended time integrator. The random and deterministic timing errors of the TDC are analyzed. The TDC is designed in an IBM 130 nm 1.2 V CMOS technology and analyzed using Spectre from Cadence Design Systems with BSIM4 device models. Simulation results demonstrate that the TDC exhibits 40 dB per decade noise-shaping at high frequencies. The cascode-configured discharge paths and raised threshold voltage of the load inverter improve the linearity of the TDC. The TDC achieves 1.9 ps time resolution over 48-415 kHz signal band while consuming 502 mu W.
机译：本文介绍了一种使用时间模式信号处理的全数字1-1醪倍数时间转换器（TDC）。提出了具有凸起逆变器阈值电压的共源共栅时间加法器，以最小化由时加法器的排出路径的当前不匹配引起的确定性定时误差。提出了由一对相同单端时间集成器组成的差分时间积分器，以最小化单端时间积分器的非线性的效果。分析了TDC的随机和确定性定时误差。 TDC设计在IBM 130nm 1.2 V CMOS技术中，并使用BSIM4器件模型使用来自Cadence设计系统的幽灵分析。仿真结果表明，TDC在高频下每年噪声整形为40 dB。 Cascode配置的放电路径和负载逆变器的凸起阈值电压提高了TDC的线性。 TDC在48-415 kHz信号频带上实现1.9 PS时间分辨率，同时消耗502亩W.

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