An x86-64 Core in 32 nm SOI CMOS

Jotwani R.; Sundaram S.; Kosonocky S.Schaefer A.Andrade V. F.Novak A.Naffziger S.

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An x86-64 Core in 32 nm SOI CMOS

机译：采用32 nm SOI CMOS封装的x86-64内核

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This paper describes the 32 nm implementation of an AMD x86-64 core , , . It occupies 9.69 ${hbox {mm}}^{2}$, contains more than 35 million transistors (excluding L2 cache), and operates at frequencies in excess of 3 GHz. This AMD chip is fabricated in Global Foundries' 32 nm SOI and uses high-K metal gate technology. The process uses dual strain liners and eSiGe (embedded Silicon Germanium) to improve performance. Transistors are fabricated in various threshold voltages and lengths to facilitate performance/leakage tradeoffs. The core incorporates numerous design and power improvements to enable an operating range of 2.5 W to 25 W and a near zero-power gated state, which makes the core well-suited to a broad range of mobile and desktop products including multicore SOC designs.

机译：本文介绍了 AMD x86-64 内核的 32 nm 实现。它占用 9.69 ${hbox {mm}}^{2}$，包含超过 3500 万个晶体管（不包括 L2 缓存），工作频率超过 3 GHz。这款 AMD 芯片采用 Global Foundries 的 32 nm SOI 制造，采用高 K 金属栅极技术。该工艺使用双应变衬垫和eSiGe（嵌入式硅锗）来提高性能。晶体管采用各种阈值电压和长度制造，以方便在性能/泄漏之间进行权衡。该内核集成了多项设计和功耗改进，可实现 2.5 W 至 25 W 的工作范围和接近零的功耗门控状态，这使得该内核非常适合各种移动和桌面产品，包括多核 SOC 设计。

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来源
《IEEE Journal of Solid-State Circuits》 |2011年第1期|162-172|共11页
作者
Jotwani R.; Sundaram S.; Kosonocky S.Schaefer A.Andrade V. F.Novak A.Naffziger S.;
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作者单位

AMD, Austin,;

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收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种英语
中图分类
关键词
64-bit architecture; 8T RAMcell; Array design techniques; clock power reduction; electromigration; low power; power gating; power monitor;

机译：64 位架构;8吨RAMcell;阵列设计技术;时钟功耗降低;电迁移;低功耗;电源门控;电源监视器;

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