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A HIGH-PERFORMANCE CMOS POWER AMPLIFIER FOR 60 GHz SHORT-RANGE COMMUNICATION SYSTEMS

机译：用于60 GHz短距离通信系统的高性能CMOS功率放大器

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A 60 GHz power amplifier for direct-conversion transceiver using standard 90 nm CMOS technology is reported. The power amplifier comprises three cascaded common-source stages with inductive load and inter-stage matching. To increase the saturated output power (P_(sat)) and power-added efficiency (PAE), the output stage adopts a two-way power dividing and combining architecture. Instead of the area-consumed Wilkinson power divider and combiner, miniature low-loss LC power divider and combiner are used. This in turn results in further P_(sat) and PAE enhancement. Over the 57～64 GHz frequency band of interest, the power amplifier consumes 44.4 mW and achieves power gain (S_(21)) of 12.04 6 1 dB, input-port input return loss (S_(11)) of -6 to -9.4 dB, output-port input return loss (S_(22)) of -10.4 to -26.4 dB, and reverse isolation (S_(12)) of -29.2 to -30.6 dB. At 60 GHz, the power amplifier achieves Psat of 11.4 mW and maximum PAE of 15.8%. To the authors' knowledge, this is the best PAE ever reported for a 60 GHz CMOS power amplifier. In addition, the measured output 1-dB compression point (OP_(1 Db)) is 6 dBm at 60 GHz. These results demonstrate that the proposed power amplifier architecture is very promising for 60-GHz short-range communication systems.
机译：据报道，采用标准90 nm CMOS技术的直接转换收发器的60 GHz功率放大器。功率放大器包括三个级联的共源级，具有感性负载和级间匹配。为了增加饱和输出功率（P_（sat））和​​功率附加效率（PAE），输出级采用双向功率分配和合并架构。代替消耗面积的威尔金森功率分配器和组合器，使用了微型低损耗LC功率分配器和组合器。这进而导致P_（sat）和PAE进一步增强。在感兴趣的57〜64 GHz频带上，功率放大器的功耗为44.4 mW，功率增益（S_（21））为12.04 6 1 dB，输入端口输入回波损耗（S_（11））为-6至- 9.4 dB，输出端口输入回波损耗（S_（22））为-10.4至-26.4 dB，反向隔离（S_（12））为-29.2至-30.6 dB。在60 GHz时，功率放大器的Psat为11.4 mW，最大PAE为15.8％。据作者所知，这是60 GHz CMOS功率放大器有史以来最好的PAE。此外，在60 GHz下，测得的输出1 dB压缩点（OP_（1 Db））为6 dBm。这些结果表明，提出的功率放大器架构对于60 GHz短距离通信系统非常有前途。

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