首页> 中国专利> 数据输出缓冲器和具有该数据输出缓冲器的存储装置

数据输出缓冲器和具有该数据输出缓冲器的存储装置

页面导航

摘要
著录项
法律信息
相似文献

摘要

数据输出缓冲器和具有该数据输出缓冲器的存储装置。本公开涉及一种数据输出缓冲器和具有该数据输出缓冲器的存储装置。该数据输出缓冲器包括：上拉主驱动器，该上拉主驱动器联接在电源端子和输出端子之间，所述上拉主驱动器被配置为输出高电平的数据；以及下拉主驱动器，该下拉主驱动器联接在所述输出端子和接地端子之间，所述下拉主驱动器被配置为输出低电平的数据，其中，所述上拉主驱动器包括：主上拉晶体管，该主上拉晶体管是第一类型的；以及多个第一微调晶体管，所述多个第一微调晶体管中的每一个是第二类型的。

著录项

公开/公告号CN110544496A

专利类型发明专利
公开/公告日2019-12-06

原文格式PDF
申请/专利权人爱思开海力士有限公司;
展开▼

申请/专利号CN201910136443.6
发明设计人安根善;郑尧韩;黄珍夏;
展开▼

申请日2019-02-18
分类号
代理机构北京三友知识产权代理有限公司;
代理人刘久亮
地址韩国京畿道
入库时间 2024-02-19 15:39:38

法律信息

法律状态公告日

法律状态信息

法律状态
2019-12-31

实质审查的生效 IPC(主分类):G11C7/10 申请日:20190218

实质审查的生效
2019-12-06

公开

公开

相似文献

专利
中文文献
外文文献

1. 数据输出缓冲器和具有该数据输出缓冲器的存储装置 [P] . 中国专利： CN110544496A . 2019-12-06
2. 具有数据输出缓冲器的存储装置及其控制方法 [P] . 中国专利： CN1229991A . 1999-09-29
3. Data output buffer for use in semiconductor memory device, has buffer unit that outputs data from buffer input line to buffer output line based on buffer enabling signal obtained from delay control unit [P] . 德国专利： DE102005049987A1 . 2006-10-05

机译：用于半导体存储器件的数据输出缓冲器，具有缓冲器单元，该缓冲器单元基于从延迟控制单元获得的缓冲器使能信号，将数据从缓冲器输入线输出到缓冲器输出线
4. Data output buffer whose mode switches according to operation frequency and semiconductor memory device having the same [P] . 美国专利： US2006221722A1 . 2006-10-05

机译：具有根据工作频率进行模式切换的数据输出缓冲器以及具有该输出缓冲器的半导体存储装置
5. OPERATING METHOD OF OUTPUT BUFFER CIRCUIT, OUTPUT BUFFER CIRCUIT USING THE OPERATING METHOD, SYSTEM-ON-CHIP INCLUDING THE OUTPUT BUFFER CIRCUIT, AND PORTABLE DATA PROCESSING APPARATUS INCLUDING THE OUTPUT BUFFER CIRCUIT [P] . 日本专利： JP2013102430A . 2013-05-23

机译：输出缓冲器电路的操作方法，使用该方法的输出缓冲器电路，包括输出缓冲器电路的片上系统以及包括输出缓冲器电路的便携式数据处理装置

1. $$imes$$ $\times$ VDD output buffer with leakage detection and output current self-adjustment]]> [J] . Chua-Chin Wang, Tsung-Yi Tsai, Wei Lin Analog Integrated Circuits and Signal Processing . 2018,第2期

机译：<！[cdata [一个90-nm cmos 800 mhz 2 $$ times $$ $\timesVDD输出缓冲器，具有泄漏检测和输出电流自动调整]]>$
2. Adaptive Equalizer with a Controller of a Minimally Admissible Differential Voltage of the Output Signal and Pseudodifferential Cascode Output Buffer for the 10-Gb/s Transmitter according to the 65-nm CMOS Technology [J] . A. V. Larionov Russian Microelectronics . 2015,第6期

机译：自适应均衡器，具有根据65 nm CMOS技术用于10 Gb / s发射器的最小允许输出信号差分电压控制器和伪差分Cascode输出缓冲器
3. A Gain-Tunable Output Buffer for Audio-DAC with Common-Mode Output Independent of Gain Variation [J] . Liang Yuhua, Zhu Zhangming Journal of circuits, systems and computers . 2015,第7期

机译：具有独立于增益变化的共模输出的音频DAC增益可调输出缓冲器
4. A 100dB SNR SIGMA-DELTA ADC WITH 2.5MSPS OUTPUT DATA RATE AND ON-CHIP REFERENCE AND INPUT BUFFERS [C] . R. Brewer, J. Gorbold, C. Hurrell, IEE International Conference on Advanced A/D and D/A Conversion Techniques and their Applications . 2005

机译：具有2.5msps输出数据速率和片上参考和输入缓冲器的100db snr sigma-delta adc
5. Gaussian Process Regression for CubeSat Data Interpolation with Uncertain Inputs and Multi-Channel Outputs [D] . Ruan, Weitong 2018

机译：具有不确定输入和多通道输出的CubeSat数据插值的高斯过程回归
6. Professional or Amateur? The Phonological Output Buffer as a Working Memory Operator [O] . Neta Haluts, Massimiliano Trippa, Naama Friedmann, 2020

机译：专业或业余吗？音韵输出缓冲器作为工作存储器运算符
7. Systematic Consolidation Of Input And Output Buffers In Synchronous Dataflow Specifications [O] . Praveen K. Murthy, Shuvra S. Bhattacharyya 2000

机译：同步数据流规范中输入和输出缓冲器的系统整合
8. Utilization of Concurrent Buffers to Facilitate Seamless Data Transition in Tactical Cellular Communications. [R] . Pitts, D. M. 2015

机译：利用并发缓冲器促进战术蜂窝通信中的无缝数据转换。