一种流水线ADC中1.5位子ADC链温度计码的分级编码方法

技术领域

本发明属于集成电路技术领域，涉及一种编码方法，尤其是一种流水线ADC中1.5位子ADC链温度计码的分级编码方法。

背景技术

随着电子信息技术的迅猛发展，宽带通信、雷达和软件无线电等系统对ADC的速度和分辨率的要求也不断提高。目前，能够同时实现高采样速率和高分辨率的ADC大多采用流水线结构。流水线ADC采用多级转换结构，每一级使用低分辨率子ADC，输入信号经过逐级流水线处理，最后对各子级的结果组合编码生成高分辨率的模数转换结果。

流水线ADC中各子级的速度和分辨率决定了整个流水线ADC的性能。在高速应用场合，为了保证各子级都能达到高速转换的要求，需要尽量降低各子级的转换分辨率。而总体的高分辨率则通过级联更多的子级来实现。在各种ADC子级结构中，1.5位子级的输出有效位数仅为1位，同时允许子ADC中比较器的失调电压范围达到参考电压范围的1/4，从而极大地降低了比较器的设计要求。由于1.5位子级结构在速度、功耗等方面的优势，目前的高速、高分辨率流水线ADC都包含几级甚至十几级1.5位ADC子级。

每级1.5位子ADC中包含两个比较器，因此可产生两位温度计码，可能的码值有00、01和11。ADC子级在整个流水线ADC中的位置，决定了其输出温度计码的权重。因此，要得到整个流水线ADC输出的二进制转换结果，需要对所有子级的输出结果进行合理的编码。另外，由于流水线ADC中的各子级采用流水线方式工作，各级对同一次采样信号的转换结果存在相应的延迟，因此编码前需要将各子级的转换结果进行相应的延迟对准。

现有的流水线ADC在对各个1.5位子级的转换结果进行编码时，大多采用延时对准、子级温度计码预转换为二进制码，再移位相加的方式，如图1所示。首先根据各子ADC在流水线ADC中的位置，将其转换结果延迟一定的时钟周期，使得各级对同一次采样信号的转换结果在同一时刻输出；延迟对准后，先将每一子级的温度计码输出结果预转换为二进制码，温度计码00、01、11分别预编码为二进制码00、01、10。在各级得到二进制码后，以第1级输出的两位二进制码为基准，将第2级的二进制码右移1位，第3级的二进制码右移2位，第N级的二进制码右移N-1位；最后，对移位后的各级转换结果进行相加求和，即可得到流水线ADC最终的二进制转换结果。

对于中低速、中低分辨率的ADC来说，现有的这种编码方式是可行的。但是，在更高分辨率、更高速度的流水线ADC中，一方面，子级的级数将大大增加，转换位数提高，现有编码方式进位链的长度增大，另一方面，每周期的工作时间将大大降低。这两方面的因素，使得现有的编码方式在进行移位相加时将有可能出现由于进位链太长，进位延时超过一个周期而导致编码错误。虽然可以采用超前进位加法器来缩短进位延时，然而这将增加设计复杂度和硬件开销。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种流水线ADC中1.5位子ADC链温度计码的分级编码方法，该方法能够在不增加设计复杂度和硬件开销的前提下，解决现有编码方法在高速、高精度流水线ADC中应用时的不足。

本发明的目的是通过以下技术方案来解决的：

这种流水线ADC中1.5位子ADC链温度计码的分级编码方法为：将流水线ADC链中的1.5位子ADC每相邻两级分为一组，两两分组组成多个基本编码单元，每个基本编码单元都是将其包含的两级1.5位子ADC的四位温度计码预先编码，得到多组三位二进制码，以三位二进制码为基本单元，经延时对准模块后，再按照权重将这些三位二进制码进行移位相加得到最终结果；或者将这些三位二进制码按从后向前的方式，再次进行分组预编码，最后将分组后编码得到的二进制码仍按权值大小移位相加，实现最终编码。

以上相邻两级1.5位子ADC温度计码编码为三位二进制码所采用的基本编码单元的电路结构包括两部分：两级1.5位子ADC的温度计码的延时对准电路和对准后温度计码的编码电路。

进一步，上述延时对准电路包括对第一级1.5bit子ADC温度计码的延时电路、第一级与第二级两级温度计码的对准电路；所述延时电路由两个相同的D触发器实现；所述对准电路由四个相同的D触发器构成。

进一步，上述编码电路由一个半加器和一个全加器实现。

与现有技术相比，本发明具有以下有益效果：

较现有1.5位子ADC链温度计码的编码方式，本发明设计的实现方式和方法的优点是：在更高速、更高分辨率的流水线ADC设计中，采用多级1.5位/级ADC级联，分级编码方式结构简单紧凑，并且能有效缩短进位链长度，有效解决了现有编码方式由于分辨率、速度双方面提高带来的进位延时过长问题，同时又不增加硬件开销，并且在latency（转换周期）允许的情况下，最终编码的进位链长度可以缩短到三位。本发明方法在高分辨率、高速度流水线ADC中非常适用。

附图说明

图1为1.5位/级ADC链温度计码的现有编码方式基本原理图；

图2为本发明所述1.5位/级ADC链温度计码的编码方式原理框图；

图3为本发明所述编码方式的基本编码单元电路结构框图；

图4为本发明所述编码方式基本编码单元的延时对准电路原理图；

图5为本发明所述编码方式基本编码单元的编码电路；

图6为本发明所述编码方式基本编码单元电路的逻辑功能验证波形；

图7为八级1.5位/级ADC链采用现有编码方式的最终编码电路原理图；

图8为八级1.5位/级ADC链采用本发明所述编码方式的编码原理图；

图9为采用现有编码方式对八级1.5位/级ADC链的温度计码编码的延时仿真波形图；

图10为采用本发明编码方式一对八级1.5位/级ADC链的温度计码编码的延时仿真波形图；

图11为采用本发明编码方式二对八级1.5位/级ADC链的温度计码编码的延时仿真波形图；

图12为采用本发明编码方式三对八级1.5位/级ADC链的温度计码编码的延时仿真波形图；

图13为采用不同编码方式对八级1.5位/级ADC链的温度计码编码的时序对比图。

具体实施方式

下面结合附图对本发明做进一步详细描述：

本发明采用的分级编码方法是将流水线ADC链中的1.5位子ADC每相邻两级分为一组，两两分组组成多个基本编码单元，每个基本编码单元都是将其包含的两级1.5位子ADC的四位温度计码预先编码，得到多组三位二进制码，以三位二进制码为基本单元，经延时对准模块后，再按照权重将这些三位二进制码进行移位相加得到最终结果；或者将这些三位二进制码按从后向前的方式，再次进行分组预编码，最后将分组后编码得到的二进制码仍按权值大小移位相加，实现最终编码，要说明的是，图中分组编码模块，可采用多种实现方式。

图2为本发明所述1.5位/级ADC链温度计码的编码方式原理框图，实现图2中相邻两级1.5位子ADC温度计码编码为三位二进制码所采用的基本编码单元的电路结构包括两部分：两级1.5位子ADC的温度计码的延时对准电路和对准后温度计码的编码电路，如图3所示。流水线ADC中1.5位各子级ADC对同一次采样信号的转化是在两个反相时钟控制下产生温度计码的，因而输入模拟信号的同一次采样的数据，通过各级子ADC转化后产生的温度计码，后一级相对于前一级有半个周期的延时，如图13中所示，因此编码前需要对各级温度计码进行延时对准。图中模块1与模块2分别为基本编码单元的延时对准电路1和编码电路2。两级温度计码经过延迟对准电路1对准输出至编码电路2，经编码电路2编码后输出三位二进制码。

图4为本发明所述编码方式基本编码单元的延时对准电路1的具体实现。该延时对准电路由延时电路与对准电路构成。所述延时电路由两个相同的D触发器构成，分别为D触发器21与D触发器22；所述对准电路由四个相同的D触发器构成，分别为D触发器23、D触发器24、D触发器25与D触发器26。所述延时对准电路的电路连接关系为：D触发器21的数据信号端D连接第一级1.5位子ADC输出温度计码的高位a1，时钟信号端CK接时钟信号CLK1，其输出信号端Q连接D触发器23的数据信号端D；D触发器22的数据信号端D连接第一级1.5位子ADC输出温度计码的低位a2，时钟信号端CK接时钟信号CLK1，其输出信号端Q接D触发器24的数据信号端D；D触发器25的数据信号端D接第二级1.5位子ADC输出温度计码的高位a3；D触发器26的数据信号端D接第二级1.5位子ADC输出温度计码的低位a4；D触发器23、24、25、26的时钟信号端CK均接时钟信号CLK2，其输出信号端Q也均输入至编码电路2进行编码。

图5所示为本发明所述编码方式基本编码单元的编码电路2。所述温度计码的编码电路由一个半加器31和一个全加器311构成；该编码电路的连接关系为：半加器31的第一数据输入端A连接所述D触发器26的输出信号端Q，其第二数据输入端连接所述D触发器25的输出信号端Q，半加器31的和信号端S为三位二进制输出编码的最低位b0，其进位信号端Co连接全加器311的进位信号端Cin；全加器311的第一数据输入信号端连接所述D触发器24的输出信号端Q，其第二数据输入信号端连接所述D触发器23的输出信号端Q，全加器311的和信号端S为三位二进制输出编码的次低位b1，其进位信号端Co为三位二进制输出编码的最高位b2。

图6所示是对实现本发明所述编码方式的基本编码单元电路在cadence环境下进行逻辑功能验证的仿真波形。图中前四条波形分别为温度计码a1、a2、a3、a4经过延时对准电路后的输出波形，后三条波形是对准后的四位温度计码经过编码电路编码后的三位二进制码输出，分别为b2、b1和b0。从仿真波形可以验证本发明设计的基本编码单元功能的正确性。

本发明图2中延时对准模块的实现采用普通的D触发器并按正常的级间关系延时即可，但对于图中的分组编码，前面说过，可采用多种方式实现。在此，以八级1.5位/级ADC链为例来对本发明所述编码方式的实现方式做更进一步说明。

八级1.5位/级ADC链的温度计码采用图1所示的现有编码方式，它将所有温度计码都输入至同一个模块并经过延时对准电路、温度计码预编码为二进制码后最终编码产生九位二进制码，其最终编码原理简图如图7所示。理论上来说，a<2>与a<3>相加的进位再与a<1>求和，一定不会产生进位，从而整个编码过程进位链长度为7位。从图1中亦能看出，随着级数的增多，现有编码方式的进位链的长度也会同量增多。随着转化分辨率的提高，1.5位/级级联个数随之增加，图7所示运算的进位延时也增加。另外，不仅分辨率，转化速度的提高也是流水线ADC所追求的，因而允许的转化时间随着时钟频率的提高而大幅缩短。在分辨率和速度都提高到一定程度时，进位链长度必然制约更高分辨率、更高速度流水线ADC的发展。

图8所示是实现图2中所述分组编码的几种编码方式，它仍以八级1.5位/级ADC链为例，在不增加硬件开销和设计复杂度的前提下，有效地解决了上述现有编码方式中编码延时过长问题。图中包括四个组成部分，分别为基本编码单元、编码方式一、编码方式二和编码方式三。

a），b），c），d）四小图均为本发明设计的基本编码单元，它采用本发明附图3所示的电路结构实现。e）图为本发明设计的编码方式一，该图中四组三位二进制码是经过基本编码单元产生的，按照这四组二进制编码的权值对其移位后进行相加运算，产生九位二进制编码。

f），g），h）三小图所示为本发明设计的编码方式二，它先对基本编码单元产生的四组三位二进制码两两分级编码，产生两组五位二进制码，再按权值移位后进行最终编码，产生九位二进制编码。

i），j），k）三小图所示为本发明设计的编码方式三，先对基本编码单元产生的四组三位二进制码的后两组进行编码，产生一组五位二进制码，然后再将其与第二组三位二进制码进行编码产生一组七位二进制码，最后与第一组进行运算，亦产生九位二进制编码。当然整个过程仍然要考虑各组二进制码的权值问题。

在此，对现有的编码方式和本发明所设计的编码方式的硬件开销做一简单对比，现以八级1.5位/级ADC链编码方式一为例说明。由图7以及图6中a），b），c），d），e）五小图可以计算出，现有编码方式需要10个半加器和六个全加器，而本发明所设计的编码方式需要9个半加器和六个全加器。对于六级1.5位/级ADC链，现有编码方式需要8个半加器和4个全加器，而本发明所设计编码方式实现则需要7个半加器和4个全加器。同样可以验证更多级的情况下，本发明设计的编码方式实现同样的功能并没有增加硬件开销。

另外，从图8中e）图所示的编码方式一可以看出，在这样两两分级编码后再重新编码的方式下，最终编码进位链的长度相比图7所示的现有编码方式减少了一位，即减少了b41产生的进位。仅从八级1.5位/级ADC链的编码方式一来看，在最终编码的一个周期内，减少了一个进位，效果似乎并不可观。然而，如图6中f）、g）、h）三图所表达的编码方式二，在一个编码周期内，进位减少了三位，即减少了c23、c22、c21三位产生的进位。再者，如图6中i），j），k）三图所表达的编码方式三，则减少了五位。由此看出，在更分辨率、更高速度流水线ADC的应用中，本发明设计的编码方式在解决进位链过长、延时过大问题上就显得相当可观了。

图9所示为采用现有编码方式对八级1.5位/级ADC链温度计码的最终编码（图7所示结构）的延时仿真波形图。该仿真是0.18um工艺条件下在cadence环境下进行的。图中波形为：实线为16位温度计码对准采样的采样时钟CLK的上升沿；虚线是该时钟上升沿对应温度计码的编码输出最高位b<8>的跳变沿。

图10，图11，图12分别是对本发明所述编码方式一（图8中e）图）、编码方式二（图8中h）图）、编码方式三（图8中k）图）的编码输出进位延时仿真波形，该仿真同样是以八级1.5位子ADC链为例，也是在0.18um工艺条件下cadence环境下进行的。图中波形为：实线所示为各级二进制码对准采样的采样时钟CLK的上升沿；虚线是该时钟上升沿对应二进制码的编码输出最高位b<8>的跳变沿。

现对图9至图12的仿真结果做一总结分析。仿真电路的电源电压为1.8V，选择四幅图中的同一时刻的波形，并取信号跳变到900mV时所对应点为计算点。计算结果见下表1。

表1

由表1可以看出，图7所表达的现有的编码方式，在八级1.5位/级ADC链的实例下，从温度计码对齐采入到二进制编码的最终编码输出，延时高达0.909ns，在分辨率一定的情况下，当采样频率达到1GHz左右时，该编码电路就可能已经得不到正确的编码了。况且随着ADC分辨率的提高，这种编码方式的进位链长度也会增加，延时时间更大，从而极大地限制了ADC的工作频率。

而表1同样显示，采用本发明设计的电路结构和三种编码方式，八级1.5位/级ADC链在同等条件下，分别减少了一个、三个和五个进位链长度，从而编码的进位延时也分别减少为0.737ns、0.523ns和0.408ns，大大缩短了进位延时，比现有编码方式分别减少了0.172ns、0.386ns和0.501ns的延时，预计采用这样三种编码方式，ADC可以分别工作在高达1.3GHz、1.9GHz和2.4GHz的工作频率下。因而本发明设计的编码电路和编码方法非常适用于高分辨率、高速度的流水线ADC。

值得注意的是表1中第三列数据。该列数据表明，虽然本发明所设计的编码方式相比现有编码方法在延时方面的优势非常明显，并且采用本发明所述的编码方式三可以满足流水线ADC在高达2.4GHz的工作频率下工作，但却是以牺牲ADC整个转换过程的latency为代价。正如图13中所表达的，本发明所设计的编码方式相比现有编码方法，同一组数据的最终编码输出，编码方式一、编码方式二和编码方式三的latency分别增加1、2和3个时钟周期。但这是非常值得的，因为对于流水线ADC的整个工作过程而言，latency增加几个周期是没问题的。另外要说明的是，本发明是基于偶数级1.5位子ADC链而表述的，但这并不影响对本发明整体编码方式的表达。对于奇数级，最后一级可采用与后级其他不同转化位数的子ADC一同处理的办法。

注意，本发明不局限于本发明所举实例。在多级流水线ADC中，不局限于两两分级处理，或者四对四分级处理，也不仅局限于处理1.5位/级的ADC链的编码问题，对于多种分辨率不同的子ADC级联构成的流水线ADC同样可以采用相似分级编码的做法。

综上所述，本发明所设计的编码方式，可以在不增加硬件开销的情况下，采用分级编码的方法，减小移位相加时的进位链长度，大大提高了编码电路的工作速度，从而能够适应高速、高分辨率流水线ADC对1.5位子级编码电路的要求。